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最近在把Quartus Prime 15.工程移植到Vivado 2019.1.还有很多地方需要改变。首先记住差异信号FPGA定义和配置收发管脚。LVDS以信号为例。
在7 Series FPGA & ZYNQ-7000 All Programmable SoC Library Guide for HDL Design(UG768)和7 Series FPGA SelectIO Resource(UG471)文档给出HDL管脚分配文件的方法：
用OBUFDS原语(Primitive)单端转差分输出可以用来实际使用这个原语FPGA IO Bank使用了一个LVDS发送器。
对应的，用IBUFDS差分信号可以接收原语，原语在IO Bank使用了一个LVDS接收器。
在Vivado环境中Flow Navigator --- PROJECT MANAGER --- Language Templates上述原语分别如下：
OBUFDS
OBUFDS #(
.IOSTANDARD("DEFAULT"), // Specify the output I/O standard
.SLEW("SLOW") // Specify the output slew rate
) OBUFDS_inst(
.O(O), // Diff_p output (connect directly to top-level port)
.OB(OB), // Diff_n output (connect directly to top-level port)
.I(I) // Buffer input
);
IBUFDS
IBUFDS #(
.DIFF_TERM("FALSE"), // Differential Termination
.IBUF_LOW_PWR("TRUE"), // Low power="TRUE", Highest performance="FALSE"
.IOSTANDARD("DEFAULT") // Specify the input I/O standard
) IBUFDS_inst(
.O(O), // Buffer output
.I(I), // Diff_p buffer input (connect directly to top-level port)
.IB(IB) // Diff_n buffer input (connect directly to top-level port)
);
只贴在上面Verilog版本，VHDL请自己实验版本。
从语法上看，上述原语例化LVDSI端口是输入发送器和接收器，IB端口是I的互补差分信号输入，O端口是输出，OB端口是O端口的互补差分输出。
在模块名和例化名之间，有一些由井号#领导的参数，与差分收发器具体实现相关参数，如具体参数IO电平规格(LVDS，DIFF_HSTL等等)，输出差分信号的压摆率(高/低)，接收器端内的负载电阻，降低接收器的能耗等参数。
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和Quartus环境差异IO配置相比，Xilinx在设计过程中需要HDL文件中添加了更多的东西，增加了严谨性，但失去了一定的便利性：）
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